Multi-data rate receiver for high-speed serial interfaces

Abstract

The rapid advancement of intergraded circuits process technologies, in combination with the development of high-efficiency central processing Units (CPUs) over the recent years, have resulted in a significant improvement of the modern electronic systems computational capability. Nevertheless, the increase in the overall performance of a computational system, beyond its improved processing power, also requires the increase in the speed of data transmission within the subsystems, such as CPU, ram, storage devices, antennas etc., which it consists of. The data transmission between the integrated circuits incorporated into a modern electronic device mainboard, is realized by employing serial data transceivers, which are also referred in the literature as High-Speed Serial Interfaces (HSSIs). Besides of the ability to transmit data at high rates, HSSIs must be able to operate in a wide frequency range, while also offering low power consumption and low count of I/O pins. The subject of this thesis is the design and verification of the Receiver end, of such a high-speed serial transceiver, suitable for mobile electronic devices (smartphones, tablets etc.), as well as the development of novel design techniques and circuit architectures capable of offering improved performance in several critical subsystems of a HSSI Receiver. At first, the timing noise (Jitter) sources encountered in serial transmission links are studied and analyzed. A comprehensive method for the calculation of the jitter noise frequency components and the behavioral modeling of jitter noise sources, is proposed. In addition, a Verilog-AMS based HSSI jitter compliant generator, capable of generating random data sequences distorted by Jitter is implemented. The proposed Jitter generator can be easily parameterized in order to be compliant with the specifications of any serial data transmission standard while it can be utilized for the time efficient performance verification of any HSSI Receivers. Afterwards, the research deals with jitter elimination techniques, related to jitter which affect the transmitted signal due to transmission medium (channel) limited bandwidth. Also, a multi-rate programmable continuous time linear channel equalizer (CTLE), is proposed. The proposed equalizer, by exploiting a coarse small-signal transfer function tuning methodology, which is based on proper re-adjustments of its sub-circuits biasing characteristics, makes feasible its operation in the wide range of frequencies dictated by M-PHY standard. In parallel, it is able to offer optimized power consumption, depending on the input data rate. Continuing, the study focuses on high precision multiphase clock generation techniques. The generation of multiphase clocks is one of the most important operations, which the timing and synchronization circuits incorporated in HSSI transceivers must be able to accomplish. Two novel Phase Interpolator topologies are proposed, which offer the advantages of high accuracy, multi-rate operation, low power consumption as well as the ability to be easily reformed in order to support higher phase resolution. The ability of the proposed circuits to operate seamlessly in real world HSSI applications, while offering competitive performance characteristics, as compared to already existing topologies in the literature, is demonstrated through the design of a clock and data recovery (CDR) loop which is, perhaps, the most critical component of an HSSI Receiver. Finally, a GHz range clock frequency multiplier, is proposed. The proposed frequency multiplier, based on a multiphase combination technique, is capable of realizing clock frequency multiplications, with an integer multiplication step. By exploiting the same operation principle, the proposed circuit is also able to perform fractional frequency multiplications, through simple reconfiguration of the phase interpolator circuit. All circuits proposed in this thesis have been designed according to the specifications implied by MPHY ver. 3.0 standard, which is one of the most popular HSSI protocols for mobile electronic devices. In this way, their ability to be properly adopted in real-world serial data transmission systems is demonstrated.

Η ραγδαία εξέλιξη της τεχνολογίας ολοκλήρωσης σε συνδυασμό με την ανάπτυξη βελτιωμένων κεντρικών μονάδων επεξεργασίας, έχουν επιφέρει τα τελευταία χρόνια σημαντική βελτίωση της επεξεργαστικής ισχύος των ηλεκτρονικών συστημάτων. Παρ’ όλα αυτά, η αύξηση της συνολικής απόδοσης ενός υπολογιστικού συστήματος, πέραν της βελτιωμένης επεξεργαστικής ισχύος, προϋποθέτει επίσης την αύξηση της ταχύτητας μεταφοράς δεδομένων μεταξύ των ολοκληρωμένων κυκλωμάτων από τα οποία αποτελείται. Η φυσική διασύνδεση - μεταφορά δεδομένων, μεταξύ των ολοκληρωμένων κυκλωμάτων που ενσωματώνονται στη μητρική πλακέτα μιας σύγχρονης ηλεκτρονικής συσκευής, πραγματοποιείται χρησιμοποιώντας πομποδέκτες σειριακής μετάδοσης δεδομένων οι οποίοι αναφέρονται στην βιβλιογραφία ως σειριακές διεπαφές υψηλών ταχυτήτων. Οι παραπάνω διασυνδέσεις πέραν του υψηλού ρυθμού μετάδοσης δεδομένων, απαιτούν επίσης μεγάλο συχνοτικό εύρος λειτουργίας, μικρό αριθμό ακροδεκτών εισόδου εξόδου, καθώς και χαμηλή κατανάλωση ενέργειας. Το αντικείμενο της παρούσας διδακτορικής διατριβής αφορά την σχεδίαση ενός δέκτης σειριακής μετάδοσης δεδομένων υψηλών ταχυτήτων, ο οποίος προορίζεται για σύγχρονες φορητές ηλεκτρονικές συσκευές (έξυπνα κινητά τηλέφωνα, φορητούς υπολογιστές), καθώς επίσης την ανάπτυξη καινοτόμων τεχνικών σχεδίασης και κυκλωματικών τοπολογιών, οι οποίες κατά την υιοθέτηση τους μπορούν να συνεισφέρουν στη βελτίωσης της απόδοσης ορισμένων εκ των κρισιμότερων υποσυστημάτων από τα οποία αποτελείται το σύστημα ενός δέκτη. Αρχικά μελετώνται και αναλύονται οι πηγές και οι τύποι θορύβου χρονισμού (Jitter) που συναντώνται στα συστήματα σειριακής μετάδοσης δεδομένων. Προτείνεται μια μέθοδος μοντελοποίησης αυτών, η οποία βασίζεται στη γλώσσα περιγραφής υλικού Verilog-AMS και σχεδιάζεται μια γεννήτρια θορύβου, ικανή να παράγει τυχαία σήματα δεδομένων διαστρεβλωμένα από θόρυβο χρονισμού. Τα σήματα αυτά είναι κατάλληλα για την αξιολόγιση της απόδοσης μέσω εξομοιώσεων οποιουδήποτε δεκτή σειριακής μετάδοσης δεδομένων, ενώ η προτεινόμενη γεννήτρια θορύβου μπορεί εύκολα να παραμετροποιηθεί ώστε να είναι σύμφωνη με τις προδιάγραφες που ορίζει το εκάστοτε πρωτόκολλο επικοινωνίας. Στη συνέχεια εξετάζονται τεχνικές απόρριψης θορύβου, ο οποίος προκύπτει ως αποτέλεσμα του περιορισμένου εύρους ζώνης των καναλιών μετάδοσης δεδομένων, καθώς επίσης προτείνεται και σχεδιάζεται ένας ισοσταθμιστής απωλειών καναλιού συνεχούς χρόνου. Ο προτεινόμενος ισοσταθμιστής, εκμεταλλευόμενος την σημαντική μεταβολή του εύρους ζώνης που μπορεί να επιτευχθεί μέσω κατάλληλης αναπροσαρμογής των χαρακτηριστικών πόλωσης των κυκλωμάτων από τα οποία δομείται, καθιστά δυνατή την λειτουργία του σε ένα μεγάλο εύρος συχνοτήτων. Παράλληλα είναι ικανός προσφέρει βελτιστοποιημένη κατανάλωση ισχύος αναλόγως με την συχνότητα λειτουργίας.Έπειτα, η μελέτη εστιάζει σε τεχνικές παραγωγής ρολογιού πολλαπλών φάσεων. Η παραγωγή πολλαπλών φάσεων ρολογιού αποτελεί μια εκ των σημαντικότερων διεργασιών, την οποία θα πρέπει να είναι ικανό να πραγματοποιεί, ένα σύστημα χρονισμού που ενσωματώνεται στο πομπό ή το δέκτη ενός συγχρόνου συστήματος σειριακής μετάδοσης δεδομένων. Προτείνονται δυο νέες τοπολογίες παρεμβολέων φάσεων που προσφέρουν υψηλή ακρίβεια, μεγάλο συχνοτικό εύρος λειτουργίας, χαμηλή κατανάλωση ισχύος καθώς και τη δυνατότητα εύκολης επέκτασης της ευκρίνειας των παραγόμενων φάσεων μέσω απλών αναπροσαρμογών της τοπολογίας τους. Η ικανότητα των προτεινόμενων κυκλωμάτων να χρησιμοποιηθούν σε πραγματικές εφαρμογές προσφέροντας βελτιωμένες επιδόσεις συγκρινόμενες με ήδη υπάρχουσες τοπολογίες στη βιβλιογραφία, επιδεικνύεται μέσω της σχεδίασης ενός βρόγχου ανάκτησης ρολογιού και δεδομένων. Τέλος, προτείνεται ένας πολλαπλασιαστής συχνότητας ρολογιού της τάξεως των GHz, ο οποίος βασιζόμενος στην τεχνική παραγωγής και πολυπλεξίας πολλαπλών φάσεων, είναι ικανός να πραγματοποιήσει πολλαπλασιασμούς συχνότητας με ακέραιο πολλαπλασιαστικό βήμα. Βασιζόμενο στην ίδια αρχή λειτουργίας το προτεινόμενο κύκλωμα μπορεί να πραγματοποιήσει, πέραν από ακέραιους, κλασματικούς πολλαπλασιασμούς, με απλή αναπροσαρμογή του κυκλώματος παρεμβολέα φάσεων. Το σύνολο των κυκλωμάτων που προτείνονται στα πλαίσια της παρούσας διδακτορικής διατριβής, έχουν σχεδιαστεί με βάση τις προδιάγραφες που ορίζει το M-PHY Standard, το οποίο είναι ένα από τα πιο σύγχρονα πρωτόκολλα σειριακής μετάδοσης δεδομένων για φορητές συσκευές.