Μελέτη Φαινομένων Γήρανσης σε Τρανζίστορς Λεπτών Υμενίων Πολυκρυσταλλικού Πυριτίου Κρυσταλλοποιημένων με Προηγμένες Τεχνικές Ανόπτησης

Abstract

The objective of the present PhD thesis is the investigation of electric properties and the influence of the application of drain and gate biases on the properties of polycrystalline thin film transistors (poly-Si TFTs) subjected to Hot Carrier (HC) stress conditions. Samples with different characteristics (grain size, channel orientation relative to the grain boundary directions, gate dielectric, geometry, gate topology) were compared. The effects of these characteristics on TFT degradation were investigated mainly by the analysis of the transfer and output characteristics and the extraction of critical electrical parameters in the linear and saturation regimes of operation. It was observed that the degradation of device parameters during HC stress experiments was dependent on the channel width. This dependence was different under various HC stress conditions. It was found that in the medium to low stress regime the maximum degradation was more pronounced for narrower devices and this behavior was attributed to DIBL. A new mechanism was proposed according to which the conduction of HCs occurs deeper in the film of wider devices because of an enhanced DIBL, resulting in the reduction of the traps generated near the interface. On the contrary, at the stress condition VGS,stress = VDS,stress, wider devices favored enhanced degradation. Because of the presence of buffer oxide and its low thermal conductivity, poly-Si TFTs suffer from severe self-heating effects (SHEs). Because of the dissipated power and the Joule heating the temperature becomes higher with increasing channel width. As a result, for wider devices the displacement of the mobile ionic species (which is temperature dependent) towards the Si/SiO2 interface occurs faster and the condition of electron injection is satisfied earlier. At the intermediate condition a mixture of mechanisms was found to contribute. The action of a parasitic transistor was ascribed to the presence of floating body effects (FBEs), because of the accumulation of holes in the body near the source back edge that is pronounced for wider devices, resulting in significant impact ionization. At the same condition the impact of channel orientation on degradation was determined. An electrical model was developed in order to predict the shifts of electrical parameters. This model considers two regions (defective and non-defective), represented by two TFTs connected in series. The model assessed the locality of the damage. By examining TFTs fabricated with different crystallization and gate dielectric deposition methods, the surface roughness was found to exert significant influence on the degradation. HC stress conditions were investigated in double gate TFTs. Double gate devices offered the possibility to investigate the back interface properties. It was found that they contribute to TFT degradation even when the stressing is performed at the front interface.

Στόχος της παρούσας διδακτορικής διατριβής είναι η μελέτη των ηλεκτρικών ιδιοτήτων διατάξεων λεπτών υμενίων πολυκρυσταλλικού πυριτίου (poly-Si TFTs) που έχουν υποστεί στατική καταπόνηση θερμών φορέων (Hot Carrier, HC), λόγω εφαρμογής υψηλών πεδίων στον απαγωγό και την πύλη. Μελετήθηκαν δείγματα με διαφορετικά χαρακτηριστικά (μέγεθος κόκκων, προσανατολισμός του καναλιού σε σχέση με τα κοκκώδη όρια, διηλεκτρικό πύλης, γεωμετρία, τοπολογία πύλης). Η επίδραση αυτών των χαρακτηριστικών στην καταπόνηση διερευνάται κυρίως με την ανάλυση των χαρακτηριστικών μεταφοράς (IDS-VGS) και εξόδου (IDS-VDS) και την εξαγωγή ηλεκτρικών παραμέτρων για τη λειτουργία στη γραμμική και την περιοχή κόρου. Η επίδραση του εύρους του καναλιού στους μηχανισμούς καταπόνησης λόγω θερμών φορέων βρέθηκε να είναι σημαντική και διαφορετική για διαφορετικές συνθήκες καταπόνησης. Για μικρά κάθετα και μεγάλα πλευρικά πεδία, βρέθηκε ότι τα φαινόμενα HCs είναι εντονότερα σε διατάξεις στενώτερου εύρους καναλιού. Η διαφορά αυτή αποδόθηκε στο φαινόμενο DIBL (Drain Induced Barrier Lowering). Προτάθηκε νέος μηχανισμός σύμφωνα με τον οποίο η αγωγή των HCs λόγω φαινομένου DIBL πραγματοποιείται σε μεγαλύτερο βάθος υμενίου με αποτέλεσμα τη μείωση των δημιουργούμενων διεπιφανειακών παγίδων. Για μεγάλα κάθετα πεδία καταπόνησης πύλης βρέθηκε ότι τα φαινόμενα HCs είναι εντονότερα σε διατάξεις μεγαλύτερου εύρους καναλιού. Αυτή η συμπεριφορά εξηγήθηκε με βάση τα φαινόμενα αυτοθέρμανσης (Self Heating Effects, SHEs), τα οποία είναι έντονα στα τρανζίστορ πολυκρυσταλλικού πυριτίου λόγω του στρώματος θαμμένου SiO2, το οποίο έχει μικρή θερμική αγωγιμότητα. Λόγω φαινομένου Joule και του μηχανισμού απαγωγής της θερμότητας, η θερμοκρασία αναπτύσσεται πιο γρήγορα σε διατάξεις μεγαλύτερους εύρους καναλιού. Αυτή η πιο γρήγορη αύξηση της θερμοκρασίας διατάξεων με μεγαλύτερο εύρος είχε ως αποτέλεσμα την ταχύτερη κάθοδο ιόντων υδρογόνου από το SiO2 στη διεπιφάνεια και την έναυση του μηχανισμού έγχυσης ηλεκτρονίων. Στην ενδιάμεση συνθήκη καταπόνησης διαπιστώθηκε η ανάμειξη των μηχανισμών και βρέθηκε ότι επάγονται σημαντικά φαινόμενα αιωρούμενου σώματος λόγω συγκέντρωσης οπών στο σώμα της διάταξης και τα οποία συντελούν στην έναρξη της δράσης ενός παρασιτικού τρανζίστορ και στην αύξηση του ιονισμού προσκρούσεων για διατάξεις μεγαλύτερου εύρους. Στην ίδια συνθήκη βρέθηκε και η επίδραση του προσανατολισμού του καναλιού ως προς τα κοκκώδη όρια στην υποβάθμιση. Αναπτύχθηκε ηλεκτρικό μοντέλο πρόβλεψης της μεταβολής των ηλεκτρικών παραμέτρων κατά τη διάρκεια καταπόνησης, με τη θεώρηση δύο poly-Si TFTs σε σειρά με διαφορετικά ηλεκτρικά χαρακτηριστικά και εκτιμήθηκε ο χωρικός εντοπισμός της ζημιάς. Με TFTs που κατασκευάστηκαν στο Ινστιτούτο Μικροηλεκτρονικής, αναδείχθηκε ο ρόλος της επιφανειακής τραχύτητας στην τοπική ενίσχυση των πεδίων μέσω της διερεύνησης υμενίων κρυσταλλωμένων με διαφορετικές τεχνικές, ενώ εξετάστηκε και ο ρόλος της μεθόδου εναπόθεσης του διηλεκτρικού πύλης. Επιπρόσθετα, μελετήθηκαν διατάξεις διπλής πύλης και αποδείχθηκε η εξάρτηση των ηλεκτρικών ιδιοτήτων της εμπρόσθιας λειτουργίας από αυτά της οπίσθιας διεπιφάνειας και την τάση πύλης που εφαρμόζεται στην οπίσθια πύλη σε δείγματα που υπέστησαν καταπόνηση της εμπρόσθιας διεπιφάνειας με παράμετρο την τάση καταπόνησης της οπίσθιας διεπιφάνειας.