Σχεδίαση προσαρμοστικών και δυναμικά αναδιατάξιμων αρχιτεκτονικών αντιστρόφου μετασχηματισμού συνημιτόνου 8X8 2-D IDCT, για χαμηλή κατανάλωση ισχύος

Abstract

The present dissertation considers the development of the 8×8 Inverse Discrete Cosine Transform (8×8 2-D IDCT) architectures, where the main design objective of the research was to devoted low power architectures.The dissertation presents 11 new 8×8 2-D IDCT and one new 8×8 2-D DCT architectures.Most of the architectures, the 8 out of 11, are built upon Systolic Array Processors concept. Two IDCT structures, and one 8×8 2-D DCT solutions are based on Asynchronous Processing Elements. The remaining 5 are Array Processor-based IDCT architectures that utilize synchronous Processing Elements. All architectures exploit the symmetry inherent inside the transform core, in order to improve the following implementation attributes: the minimal chip area, the required arithmetic operations accuracy, and high processing speed. Thereby, the exploitation of the symmetry properties reduces the energy required for the processing of a specific amount of data.The 3 of the proposed new 8×8 2-D IDCT architectures are based on the Arai-Agui-Nakajima algorithm where the throughput rate is increased through the pipelining technique. A power reduction scheme has been also employed in one of these architectures, that is based on activation / deactivation of arithmetic units according to the presence of zero input DCT coefficients. The remaining two Arai-Agui-Nakajima – based IDCT architectures avoid the multiplications of the transform core, through the Algebraic Integer Encoding of the multiplier's constants.The last, “eleventh” 8×8 2-D IDCT architecture exploits the high percentage of zero quantized DCT coefficients and the symmetry of the basis matrices. The required computational time is variable; it depends on the average number of nonzero DCT coefficients, pre-sent in the transform matrix. Thus, the lowest average number of multiplications per nonzero coefficient, comparably to other solutions in the worldwide literature.Regarding to the power consumption, a new algorithm, oriented towards the estimation of the switching activity at the internal nodes of CMOS circuits, is presented. Based on this algorithm, the distribution of dynamic power consumption is investigated for two of the IDCT architectures (Lee and Chen) which utilize two arithmetic representation systems (2’s complement and sign-magnitude). The simulation results are presented for various levels of observation-abstraction; starting from the system level and concluding to the Full Adder le-vel. Based on the simulation results, and in order to reduce the power consumption, a “hybrid” architecture is presented where the operands of the multiplications are expressed in sign - magnitude format, whereas, the operands of the additions/subtractions are expressed in the 2’s complement.

Αντικείμενο της παρούσας διατριβής είναι η μελέτη και ανάπτυξη αρχιτεκτονικών Αντιστρόφου Διακριτού Μετασχηματισμού Συνημιτόνου (Inverse Discrete Cosine Transform, 8×8 2-D IDCT). Κύριος σκοπός της έρευνας είναι η μελέτη και ανάπτυξη αρχιτεκτονικών για χαμηλή κατανάλωση ισχύος.Συνολικά παρουσιάζονται 11 αρχιτεκτονικές υπολογισμού του IDCT και μία αρχιτεκτονική υπολογισμού του ευθέως μετασχηματισμού (DCT).Οι 8 από τις αρχιτεκτονικές έχουν ως βάση τους έναν ή περισσότερους Συστολικούς Πίνακες Επεξεργαστών. Μάλιστα, οι 2 από τις αρχιτεκτονικές IDCT και η μία αρχιτεκτονική του ευθέως μετασχηματισμού DCT χρησιμοποιούν ασύγχρονα θεμελιώδη υπολογιστικά στοιχεία. Οι υπόλοιπες 5 λύσεις έχουν ως βάση τους τα σύγχρονα θεμελιώδη Υπολογιστικά Στοιχεία. Σε κάθε περίπτωση, η συμμετρία που ενυπάρχει στον πυρήνα του μετασχηματισμού αξιοποιείται, προκειμένου να ελαττωθεί η απαιτούμενη επιφάνεια κυκλώματος, οι απαιτούμενες αριθμητικές πράξεις και να αυξηθεί η ταχύτητα των υπολογισμών. Προκύπτει πως η εκμετάλλευση της συμμετρίας έχει ως αποτέλεσμα την μείωση της κατανάλωσης ενέργειας που απαιτείται για την επεξεργασία συγκεκριμένου όγκου δεδομένων.Οι 3 από τις αρχιτεκτονικές 8×8 2-D IDCT βασίζονται στον αλγόριθμο των Arai-Agui-Nakajima. Στη μία από αυτές η ρυθμαπόδοση αυξάνεται μέσω της τεχνικής της διοχέτευσης. Η κατανάλωση ισχύος μειώνεται μέσω της σταδιακής απενεργοποίησης τμημάτων του κυ-κλώματος, βάσει του πλήθους των μηδενικών τιμών του σήματος εισόδου. Οι δύο υπόλοιπες αρχιτεκτονικές χρησιμοποιούν την Αλγεβρικά Ακέραιη Κωδικοποίηση προκειμένου να αποφευχθούν οι πολλαπλασιασμοί στον πυρήνα του μετασχηματισμού.Η «ενδέκατη» αρχιτεκτονική 8×8 2-D IDCT βασίζεται στη μεγάλη πιθανότητα ύπαρξης μηδενικών συντελεστών DCT και αξιοποιεί τη συμμετρία που ενυπάρχει στις μήτρες βάσης του μετασχηματισμού. Ο χρόνος ανακατασκευής είναι μεταβλητός κι εξαρτάται από το πλήθος των μη μηδενικών συντελεστών. Η συγκεκριμένη αρχιτεκτονική έχει το μικρότερο πλήθος πολλαπλασιασμών ανά μη μηδενικό συντελεστή που έχει αναφερθεί στη βιβλιογραφία.Όσον αφορά στην κατανάλωση ισχύος, παρουσιάζεται ένας αλγόριθμος για την κατα-μέτρηση των ενεργοβόρων εναλλαγών κατάστασης στους κόμβους των κυκλωμάτων CMOS. Με βάση τον αλγόριθμο αυτό, μελετάται η κατανομή της δυναμικής κατανάλωσης ισχύος για δύο διαφορετικές αρχιτεκτονικές υπολογισμού του IDCT (Lee και Chen) και για δύο συστή-ματα αριθμητικής αναπαράστασης (συμπλήρωμα του 2 και πρόσημο-μέτρο). Τα αποτελέ-σματα παρουσιάζονται σε διάφορα επίπεδα παρατήρησης ξεκινώντας από το επίπεδο του συνολικού συστήματος και καταλήγοντας μέχρι και το επίπεδο RTL (Register Transfer Le-vel), που στη συγκεκριμένη διατριβή αντιστοιχεί στον πλήρη αθροιστή. Τέλος, έχοντας ως σκοπό την εξοικονόμηση ισχύος, προτείνεται μια αρχιτεκτονική όπου στους πολλαπλασια-στές οι τελεστέοι αναπαρίστανται στη μορφή πρόσημο-μέτρο, ενώ στους αθροιστές κι αφαι-ρέτες οι τελεστέοι είναι στη μορφή του συμπληρώματος του 2.