Nanoscale RF CMOS transceiver design

Abstract

This thesis provides guidelines for low-power (LP) RFIC design, focusing on low-noise amplifier (LNA) design, by implementing, measuring, characterizing, and modeling a 90 nm CMOS LP process, from DC to RF. De-embedding is applied to RF and noise measurements in order to remove parasitics inserted from pads and interconnect lines from the device-under-test (DUT).Model parameters essential for circuit design, e.g., excess noise factor, γ, and thermal noise parameter, δ, are verified with measurements for the first time, for various channel lengths over the channel inversion level. The optimum bias point for noise matching is obtained close to moderate inversion (M.I.) and is shown to be shifted to inversion levels within the M.I. region, as channel length decreases.Small signal characterization and modeling of active devices is performed and conventional as well as more complex figures of Merit (FoMs), recently proposed, such as transconductance frequency product, are examined. Measurements, for the 90 nm case, and technology computer-aided design (TCAD) simulations for technology nodes of nominal channel lengths ranging from 180 nm to 22 nm are used, revealing the great potential of downscaling on the overall performance of RF circuits, despite their certain drawbacks. Results are validated with the charge-based EKV3 compact model.Eventually, circuit implications of the above-mentioned individual and combined MOSFETs' characteristics are presented. Optimum design of a low power cascode LNA at 5 GHz is achieved using the extracted EKV3 model and following the guidelines resulting from the noise and small-signal analysis of the investigated process. The circuit is biased in the M.I. region showing an overall exceptional performance in terms of power consumption, noise, and gain. Moreover a single-stage 30 GHz LNA is implemented and measured in 90 nm CMOS, achieving high performance, compared to multi-stage architectures.

Η παρούσα διατριβή, παρέχει κατευθυντήριες γραμμές για σχεδίαση RF κυκλωμάτων, πολύ χαμηλής κατανάλωσης, εστιάζοντας στην σχεδίαση ενισχυτών χαμηλού θορύβου (LNA). Για τον σκοπό αυτό, έχει υλοποιηθεί, μετρηθεί, χαρακτηριστεί και μοντελοποιηθεί τεχνολογία 90 nm της TSMC, από συνθήκες μηδενικής συχνότητας (DC) μέχρι RF. Οι παρασιτικές χωρητικότητες που εμφανίζονται στις μετρήσεις RF και θορύβου, λόγω της ύπαρξης των δομών για την ηλεκτρική επαφή (pads) και των γραμμών μεταφοράς, έχουν αφαιρεθεί από τις δομές που μελετήθηκαν, μέσω συγκεκριμένων τεχνικών (de-embedding). Ο θερμικός θόρυβος των CMOS διατάξεων έχει μελετηθεί μέσω παραμέτρων θορύβου, οι οποίες μοντελοποιούνται και επαληθεύονται μέσω μετρήσεων για πρώτη φορά, για διάφορα μήκη καναλιού, ως προς έναν χαρακτηριστικό δείκτη αναστροφής στο κανάλι του MOS transistor, ονόματι δείκτης αναστροφής. Το βέλτιστο σημείο πόλωσης για την ελαχιστοποίηση του θορύβου, επιτυγχάνεται κοντά σε μέτρια επίπεδα αναστροφής και φαίνεται να μετατοπίζεται προς το μέσο της περιοχής μέτριας αναστροφής, με την μείωση του μήκους καναλιού. Η RF απόδοσή των ενεργών δομών της τεχνολογίας μελετάται μέσω χαρακτηριστικών δεικτών απόδοσης, οι οποίοι εξετάζονται ως προς το μήκος καναλιού και τον δείκτη αναστροφής, παρουσιάζοντας αντίστοιχη συμπεριφορά με τους δείκτες θορύβου.Τα αποτελέσματα επικυρώνονται με το συμπαγές μοντέλο EKV3.Εντέλει, παρουσιάζονται εφαρμογές όλων των παραπάνω χαρακτηριστικών απόδοσης, σε ολοκληρωμένα κυκλώματα ενισχυτών χαμηλού θορύβου. Η βέλτιστη απόδοση ενός cascode LNA στα 5 GHz επιτυγχάνεται κάνοντας χρήση του εξαχθέντος EKV3 μοντέλου, χρησιμοποιώντας τις κατευθυντήριες γραμμές που προτείνονται στα πλαίσια της διατριβής. Ο ενισχυτής πολώνεται στην περιοχή της μέτριας αναστροφής, επιτυγχάνοντας πολύ υψηλή απόδοση, λαμβάνοντας υπόψη όλους τους επιμέρους δείκτες απόδοσης, όπως κέρδος, θόρυβος, κατανάλωση,