Low power networks-on-Chip

Abstract

The importance of System-on-Chip (SoC) interconnect technology is growing with each generation of new SoC devices. Networks-on-chip (NoC) provided the needed disruptive interconnect technology to scale SoC interconnects from simple buses to fullyfl edged interconnection networks that behave like mini internets inside the chip. NoCs are now part of all SoCs and are being used in a variety of market segments, ranging from multimedia and telecom to automotive and medical devices. There are several signs, however, that the current NoC architectures are faced with major challenges in satisfying stringent performance and power requirements. To this end, we propose three complementary techniques that allow for the design of low-power NoC architectures and the development of a methodology for automatically verifying the NoC’s peak power consumption. Two of the techniques tackle the reduction of the power consumed by NoC buffers. In the first approach, a low-cost virtual-channel based shared buffer is proposed that drops the buffering requirements close to the absolute minimum, without sacrificing network performance. The proposed buffers can be used on the links, as a distributed elastic buffering architecture, or at the inputs and the outputs of NoC routers. The second approach employs multi-bit register composition to reduce the number of register cells of the design, thus significantly reducing the overall clock-tree complexity and power. Multi-bit register composition follows a balanced restructuring approach, where the reduction of the number of registers does not degrade timing slack, wire length or routing utilization. The introduced low-cost buffers, after being enhanced with self-testability hardware components, have been employed in the design of a scalable distributed NoC architecture that employs virtual channels. The proposed architecture removes the burden of the tight placement of NoC components and allows them to be physically spread throughout the chip, irrespective of the network topology. This feature can be used either for reducing power consumption, or achieving higher clock rates. The novel micro-architectures and the clock-tree complexity reduction methodology are complemented by a fully-automated methodology that produces appropriate traffic and data patterns that cause peak power consumption within the NoC. In this way, one can have a realistic estimate of a design’s peak power consumption, which directly impacts other salient system attributes, such as performance, implementation costs, battery life, and reliability.

Το μέσο διασύνδεσης στα συστήματα σε ολοκληρωμένα κυκλώματα (System on Chip: SoC) γίνεται ολοένα και πιο σημαντικό. Τα δίκτυα σε ολοκληρωμένα κυκλώματα (Νetwork-on-Chip: NoC) παρείχαν την πρωτοποριακή τεχνολογία που απαιτούνταν ώστε το μέσο διασύνδεσης των SoCs να μετεξελιχθεί από απλός δίαυλος επικοινωνίας σε ένα αποτελεσματικό δίκτυο διασύνδεσης το οποίο συμπεριφέρεται σαν μια μικρογραφία του ίντερνετ μέσα στο ολοκληρωμένο κύκλωμα. Πλέον, τα δίκτυα σε ολοκληρωμένα κυκλώματα αποτελούν μέρος όλων των SoCs και χρησιμοποιούνται σε διάφορα τμήματα της αγοράς, από πολυμέσα και συσκευές τηλεπικοινωνίας έως αυτοκίνητα και ιατρικά μηχανήματα. Παρόλη την αποτελεσματικότητα των NoCs, υπάρχουν πλέον πολλές ενδείξεις ότι οι αρχιτεκτονικές των δικτύων αυτών αντιμετωπίζουν πολλές προκλήσεις στην προσπάθεια τους να ικανοποιήσουν τις αυστηρές απαιτήσεις για υψηλές αποδόσεις και χαμηλή ισχύ. Στα πλαίσια της διδακτορικής διατριβής αναπτύξαμε τρεις συμπληρωματικές τεχνικές που επιτρέπουν τον σχεδιασμό NoC χαμηλής ισχύος, ενώ παράλληλα αναπτύξαμε μια αυτοματοποιημένη μέθοδο επαλήθευσης της μέγιστης ισχύος ενός NoC. Η πρώτη προσπάθεια επιχειρεί να μειώσει την κατανάλωση ισχύος μέσω της σχεδίασης των ενταμιευτών χαμηλού κόστους. Αρχικά, προτείνεται ένας κοινόχρηστος ενταμιευτής χαμηλού κόστους που υποστηρίζει τη χρήση εικονικών καναλιών. Ο προτεινόμενος ενταμιευτής μπορεί να μειώσει τις απαιτήσεις για αποθήκευση κοντά στο απόλυτο ελάχιστο, χωρίς να θυσιάζει την απόδοση του δικτύου. Οι ενταμιευτές μπορούν να χρησιμοποιηθούν στα κανάλια, ως μία διαμοιραζόμενη αρχιτεκτονική ελαστικής αποθήκευσης, ή στις πόρτες εισόδου και εξόδου των δρομολογητών του NoC. Η δεύτερη προσέγγιση χρησιμοποιεί τη φυσική σύνθεση καταχωρητών πολλαπλών δυαδικών ψηφίων για τη μείωση του αριθμού των καταχωρητών ενός κυκλώματος, μειώνοντας έτσι σημαντικά τη συνολική πολυπλοκότητα και ισχύς του κυκλώματος διάδοσης του ρολογιού. Η σύνθεση καταχωρητών πολλαπλών δυαδικών ψηφίων ακολουθεί μία ισορροπημένη προσέγγιση αναδιάρθρωσης, όπου η μείωση του αριθμού των καταχωρητών δεν αυξάνει το χρονικό διάστημα καθυστέρησης, το μήκος των καλωδίων ή το ποσοστό διασύνδεσης. Οι νέοι ενταμιευτές χαμηλού κόστους, αφού ενισχύθηκαν με δομές αυτοελέγχου, χρησιμοποιήθηκαν στο σχεδιασμό μίας κλιμακούμενης κατανεμημένης αρχιτεκτονικής NoC, που υποστηρίζει εικονικά κανάλια. Η προτεινόμενη αρχιτεκτονική αφαιρεί την ανάγκη για αυστηρή τοποθέτηση των στοιχείων του NoC και επιτρέπει να διασκορπιστούν σε όλο το ολοκληρωμένο κύκλωμα, ανεξάρτητα από την τοπολογία του δικτύου. Αυτή η λειτουργία μπορεί να χρησιμοποιηθεί είτε για τη μείωση της κατανάλωσης ισχύος είτε για την επίτευξη υψηλότερων συχνοτήτων ρολογιού. Οι νέες μικρο-αρχιτεκτονικές και η μεθοδολογία απλούστευσης της διαδικασίας σύνθεσης του κυκλώματος διάδοσης του ρολογιού συμπληρώνονται από μία πλήρως αυτοματοποιημένη μέθοδο που παράγει κατάλληλα μοτίβα κίνησης και δεδομένων που προκαλούν τη μέγιστη κατανάλωση ισχύος στο NoC. Με αυτόν τον τρόπο, επιτυγχάνουμε τη ρεαλιστική εκτίμηση της μέγιστης κατανάλωσης ισχύος ενός NoC η οποία επηρεάζει άμεσα και άλλα σημαντικά χαρακτηριστικά του συστήματος, όπως η μέγιστη επιτρεπτή συχνότητα ρολογιού, το κόστος υλοποίησης, η διάρκεια ζωής της μπαταρίας και η αξιοπιστία.